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Verilog設(shè)計(jì)一異步復(fù)位、模9，帶進(jìn)位端的計(jì)數(shù)器，用狀態(tài)機(jī)實(shí)現(xiàn)

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ID:209315 發(fā)表于 2017-6-11 11:47 | 顯示全部樓層 |閱讀模式
0.png
  1. module mo9(clk,clr,z,out);
  2. input clk,clr;
  3. output reg z;
  4. output reg [3:0] out;
  5. parameter  s0=0,s1=1,s2=2, s3=3,s4=4, s5=5,s6=6,s7=7,s8=8;
  6. reg [3:0]  next_state,state;
  7. always @(posedge clk or posedge clr)
  8. begin      
  9.         if(clr)         state<=s0;
  10.         else                 state<=next_state;
  11. end
  12. always @(state)
  13. begin
  14. case (state)
  15.                 s0: begin next_state<=s1; out<=state;end
  16.                 s1: begin next_state<=s2; out<=state;end
  17.                 s2: begin next_state<=s3; out<=state;end
  18.                 s3: begin next_state<=s4; out<=state;end
  19.                 s4: begin next_state<=s5; out<=state;end
  20.                 s5: begin next_state<=s6; out<=state;end
  21.                 s6: begin next_state<=s7; out<=state;end
  22.                 s7: begin next_state<=s8; out<=state;end
  23.                 s8: begin next_state<=s0; out<=state;end
  24.                 default: begin next_state<=s0; out<=state;end
  25.                 endcase
  26.                 end
  27. always @(state)
  28. begin  
  29.         case(state)
  30.                 s8: z<=1'b1;
  31.                 default:z<=1'b0;
  32.          endcase
  33. end
  34. endmodule


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