一些VHDL的基礎知識，講述了VHDL的基本結構已經開發的方法，是一個很詳細很好的ppt課件，里面有大量的開發實例，圖文并茂.
VHDL程序：
程序包：定義在設計結構體和實體中將用到的常數、 數據類型、子程序和設計好的電路單元等。 實體： 設計系統單元所需要的輸入輸出端口信息。
結構體：描述電路單元具體的內部結構和邏輯功能。
1、信號分外部端口信號和內部信號，外部端口信號不需說明，
可直接使用。內部信號賦值前必須定義。
2、信號的使用和定義范圍是實體、結構體和程序包。
3、信號不能在進程和子程序中定義，但可在進程中賦值。
4、信號在進程外賦值是并行執行的，不允許同一信號有多個驅
動源，在進程中信號賦值順序執行，進程被激活后，在進程結束
時才賦新值，最后一次賦值有效。
5、信號所賦值的數據類型必須與定義的數據類型一致。
信號（SIGNAL）和變量（VARIABLE）的區別：
1、信號賦值有延時，變量賦值沒有時間延時。
2、進程對信號敏感而對變量不敏感。
3、信號的功能可以保存變化的數據和連接子元件。
4、信號賦值<=;變量賦值：=
5、信號可以是多個進程間的全局信號，變量存在于定義它的進程中（局部）.
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第2章 VHDL硬件描述語言.rar
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2017-6-4 22:13 上傳
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