最后的DEMO直觀的描述了使能時鐘的使用，可以一看
門控時鐘 時鐘使能電路是同步設計的重要基本電路，在很多設計中，雖然內(nèi)部不同模塊的處理速度不同，但是由于這些時鐘是同源的，可以將它們轉化為單一的時鐘電路處理。在FPGA的設計中，分頻時鐘和源時鐘的skew不容易控制，難以保證分頻時鐘和源時鐘同相。故此推薦采用使用時鐘使能的方法，通過使用時鐘使能可以避免時鐘“滿天飛”的情況，進而避免了不必要的亞穩(wěn)態(tài)發(fā)生，在降低設計復雜度的同時也提高了設計的可靠性。 門控時鐘 Verilog示例代碼： input wr_n; //寫使能信號，低有效 input cs_n; //片選信號，低有效 input[7:0] db; //輸入數(shù)據(jù)總線
output db_r; //鎖存輸出
reg db_r; //輸入數(shù)據(jù)寄存器 wire d_clk; //門控時鐘信號
assign d_clk = wr_n || cs_n;
always @ (posedge d_clk) //門控時鐘上升沿 db_r <= db; //鎖存輸入數(shù)據(jù)
RTL Viewer:
組合邏輯中多用門控時鐘，一般驅動門控時鐘的邏輯都是只包含一個與門（或門）。如果有其它的附加邏輯，容易因競爭產(chǎn)生不希望的毛刺。
使能時鐘
Verilog示例代碼： input clk; //50MHz時鐘信號 input wr_n; //寫使能信號，低有效 input cs_n; //片選信號，低有效 input[7:0] db; //數(shù)據(jù)總線
output db_r; reg db_r; //輸入數(shù)據(jù)寄存器 wire en; //使能信號
assign en = ~wr_n && ~cs_n;
always @ (posedge clk) //全局時鐘上升沿 if(en) //使能鎖存輸入 db_r <= db; //鎖存輸入數(shù)據(jù)
RTL Viewer:
使能時鐘這要是用于時序邏輯中，比門控時鐘要來的穩(wěn)定。 上面只是一個舉例，實際上它們實現(xiàn)的功能上還是有一點差別的。門控時鐘一例中是能夠比較準確的在wr_n的上升沿鎖存數(shù)據(jù)的。而使能時鐘一例中在wr_n有效期間的每個時鐘周期都會鎖存輸入數(shù)據(jù)，最后寫入結束后鎖存寄存器里的數(shù)據(jù)是wr_n上升前的0-T(T=1/clk)時間內(nèi)鎖存的數(shù)據(jù)。因為是個例子，也就不詳細說，具體情況具體分析。
在某系統(tǒng)中，前級數(shù)據(jù)輸入位寬為8，而后級的數(shù)據(jù)輸出位寬32，我們需要將8bit的數(shù)據(jù)轉換成32bit的數(shù)據(jù)，因此后級處理的時鐘頻率為前級的1/4，若不使用時鐘時能，則就要將前級時鐘進行4分頻來作為后級處理的時鐘，這種設計方法會引入新的時鐘域，為了避免這種情況，我們采用了時鐘時能的方法來減少設計的復雜度。
module gray
(
input clk,
input rst_n,
input [7:0] data_in,
output reg [31:0] data_out,
output reg clk1x_en
);
reg [1:0] cnt;
reg [31:0] shift_reg;
always @ (posedge clk,negedge rst_n)
begin
if(!rst_n)
cnt <= 2'b0;
else
cnt <= cnt +1'b1;
end
always @ (posedge clk,negedge rst_n)
begin
if(!rst_n)
clk1x_en <= 1'b0;
else if(cnt ==2'b01)
clk1x_en <= 1'b1;
else
clk1x_en <= 1'b0;
end
always @ (posedge clk,negedge rst_n)
begin
if(!rst_n)
shift_reg <= 32'b0;
else
shift_reg <= {shift_reg[23:0],data_in};
end
always @ (posedge clk,negedge rst_n)
begin
if(!rst_n)
data_out<= 32'b0;
else if(clk1x_en==1'b1)//僅在clk1x_en為1時才將shift_reg的值賦給data_out
data_out<=shift_reg;
end
endmodule
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