今天徹底無(wú)語(yǔ)了，一個(gè)學(xué)弟問(wèn)我，從Schematic到GDSⅡ的流程是什么，我竟然答之，仿真、綜合、布局布線……事后，覺(jué)得不太對(duì)，查了一下資料，那里是不太對(duì)啊，簡(jiǎn)直是一點(diǎn)都不對(duì)，暴寒啊，也許是自己真是好久沒(méi)做IC方面的東西了。
一般的IC設(shè)計(jì)流程可以分為兩大類：全定制和半定制，這里我換一種方式來(lái)說(shuō)明。 1.1 從RTL到GDSⅡ的設(shè)計(jì)流程： 這個(gè)可以理解成半定制的設(shè)計(jì)流程，一般用來(lái)設(shè)計(jì)數(shù)字電路。 整個(gè)流程如下（左側(cè)為流程，右側(cè)為用到的相應(yīng)EDA工具）： 一個(gè)完整的半定制設(shè)計(jì)流程應(yīng)該是：RTL代碼輸入、功能仿真、邏輯綜合、形式驗(yàn)證、時(shí)序/功耗/噪聲分析，布局布線（物理綜合）、版圖驗(yàn)證。 至于FPGA設(shè)計(jì)，開(kāi)發(fā)起來(lái)更加簡(jiǎn)單，結(jié)合第三方軟件（像Modelsim和Synplify Pro），兩大FPGA廠商Altera和Xilinx自帶的QuartusⅡ和ISE開(kāi)發(fā)平臺(tái)完全可以應(yīng)付與之有關(guān)的開(kāi)發(fā)。 整個(gè)完整的流程可以分為前端和后端兩部分，前端的流程圖如下： 前端的主要任務(wù)是將HDL語(yǔ)言描述的電路進(jìn)行仿真驗(yàn)證、綜合和時(shí)序分析，最后轉(zhuǎn)換成基于工藝庫(kù)的門級(jí)網(wǎng)表。 后端的流程圖如下，這也就是從netlist到GDSⅡ的設(shè)計(jì)流程： 后端的主要任務(wù)是： （1）將netlist實(shí)現(xiàn)成版圖（自動(dòng)布局布線APR） （2）證明所實(shí)現(xiàn)的版圖滿足時(shí)序要求、符合設(shè)計(jì)規(guī)則（DRC）、layout與netlist一致（LVS）。 （3）提取版圖的延時(shí)信息（RC Extract），供前端做post－layout 仿真。 1.2從Schematic到GDSⅡ的設(shè)計(jì)流程： 這個(gè)可以理解成全定制的設(shè)計(jì)流程，一般用于設(shè)計(jì)模擬電路和數(shù)模混合電路。 整個(gè)流程如下（左側(cè)為流程，右側(cè)為用到的相應(yīng)EDA工具）： 一個(gè)完整的全定制設(shè)計(jì)流程應(yīng)該是：電路圖輸入、電路仿真、版圖設(shè)計(jì)、版圖驗(yàn)證（DRC和LVS）、寄生參數(shù)提取、后仿真、流片。
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