AD9851的應(yīng)用筆記,及其詳細(xì)（共18頁(yè)P(yáng)DF）

ID:248768 · 發(fā)表于 2017-11-12 22:42

應(yīng)用筆記的內(nèi)容截圖：

U4 是一個(gè)高速數(shù)模轉(zhuǎn)換器（DAC） ,他負(fù)責(zé)把 D0-D7 輸入的數(shù)字信號(hào)變成對(duì)應(yīng)的模擬信號(hào)，在基準(zhǔn)時(shí)鐘的驅(qū)動(dòng)下，每個(gè)基準(zhǔn)時(shí)鐘周期轉(zhuǎn)換一次。例如最大值 n4 對(duì)應(yīng)模擬輸出5V，中間值n8輸出2.5V，最小值n12 對(duì)應(yīng)輸出0V。
ROM地址總線B0-B3, ROM地址選通線A0-A15 以及ROM數(shù)據(jù)輸出總線D0-D7 的電平狀態(tài)（邏輯關(guān)系）如下表:

U3 為相位累加器，它是DDS的結(jié)構(gòu)中最關(guān)鍵的算法單元。相位累加器有一個(gè)時(shí)鐘輸入端，一組頻率控制字輸入總線M3-M0,一組相位地址輸出總線B3-B0。
相位累加器U3 由Ｎ位加法器與Ｎ位累加寄存器級(jí)聯(lián)構(gòu)成。每來(lái)一個(gè)時(shí)鐘脈沖F0，加法器將頻率控制字 M 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。此過程的偽代碼表述如下：
If(clock)
B=B+M;
這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此可以看
出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的
數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。用相位累

三．DDS 相關(guān)計(jì)算
由上面的計(jì)算規(guī)律，我們可以總結(jié)出以下幾個(gè)公式，各符號(hào)的定義為：Fi：基準(zhǔn)頻率；Fo：DDS輸出頻率；M：頻率控制字；N：相位累加器位數(shù)；K：DDS每個(gè)輸出周期的抽樣點(diǎn)數(shù)；Fmin：DDS最小輸出頻率（頻率分辨率）；Fmax：DDS最大輸出頻率。

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ID:43600 · 發(fā)表于 2017-12-11 00:28

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