文件夾結構：

l Documents文件夾下是項目相關的文檔

l Hardware文件夾下是項目的硬件設計文件，其中包括PROTEL99SE版本和后來轉換生成的        AD6.7版本，以及智能PDF文檔。

l Logic文件夾下是CPLD中的邏輯，使用的是QUARTUS7

l Software文件夾下是DSP中運行的工程及原碼。appnote final.zip文件中是MT9V032數字CMOS采集和驗證的程序，運行良好。SEEDVPM642_loop3.zip文件中是模擬視頻輸入和網絡傳輸的程序，因為時間間隔太久，最近又沒有時間驗證，所以不能確認功能是不是完整。但這里依然共享給大家，即便有問題也可為大家提供一些參考。

注：

這是我08年做的一個設計，因為當時時間比較短，而且水平有限，所以設計中有好多不嚴謹的地方。NAND FLASH存儲這塊功能因為當時沒有用到，所以還沒有調。其他模塊功能驗證過沒有問題。

SRAM布線好多朋友對沒有做等長存在疑問。這里我解釋一下。PCB信號傳輸表層速度為120-180ps/inch，即便差2.54cm也就是130ps的延時差，對133M的信號而言影響很少，除非自身PCB設計有其他重大缺陷。如果非要做等長就要增加板面積或增加層數，加大成本。而且等長后會導致好多短線長度增大，帶來的串擾和輻射等問題可能會比不等長更嚴重。這個SRAM布線已經在我設計過的好多產品里做過應用，生產過上萬套可穩定工作，大家可以放心。

把它共享出來主要是供大家學習參考用，另外為做類似開發的朋友提供一個用于修改或裁減的基礎，希望其中的庫及SDRAM等布線可以為大家提供便捷。

幾年前我共享過一個JD642的硬件設計，但因為沒有邏輯和軟件，所以大家在學習和制作過程中遇到問題難以定位，最后無果而終。DSP硬件開發需要一定的基礎，并不是隨便拿來原理圖和PCB就可以仿制，這個設計可以拿來一時應急，但如果大家對硬件設計感興趣還是要在空閑的時候多補一些基礎知識。

設計不是簡單的照抄，而是靠平時的知識積累和經驗積累，這個設計中的一些因素旨在為大家提供一個學習的素材，細心消化可以轉化為自己的經驗，多參考別人的設計有助于自己水平提升，但如果只是單純的抄，只會讓自己變得更懶，并最終失去對研發的興趣。希望這份設計能起到積極的作用。

如果哪位朋友有精力和興趣來完善一下這個設計，如提出其中的一些改進措施或豐富一些應用及源碼，并樂于共享，

下載鏈接地址： JD642B共享.zip (6.67 MB, 下載次數: 15)

2016-4-15 02:56 上傳

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