晶體振蕩器：有源晶振電路的輸出電阻電容怎么確定?

ID:1091865 · 發表于 2023-10-11 11:14

求大佬解惑
根據理論電路來設計8M有源晶振的電路。R1: 輸出端串聯一個小電阻，為預留匹配設計。其作用是為了減少信號反射，以免造成信號反射引起的信號過沖。
C3：電源端預留電容，可根據實際情況調整。其作用是與串聯電阻組成RC濾波器，減少時鐘信號過沖。
R1和C3要根據晶振的輸出阻抗來確定，但是規格書里的輸出寫的15pF，查了很多資料，只知道R1應該選擇輸出阻抗的一半，但是輸出阻抗規格書沒有。
FB1一定要用電感嗎？該怎么確定呢？

ID:1091865 · 發表于 2023-10-11 14:38

我看到有人FB1用磁珠，頻率較低的話應該用電感就行了吧

ID:647261 · 發表于 2023-10-11 15:10

電源串磁珠，主要是濾高頻和過EMC用，不適合用電感
如果只是自己玩玩，能正常工作就可以的話，直接貼個0歐電阻就好了

ID:883242 · 發表于 2023-10-11 15:15

FB是Ferrite Bead，120 Ohm是100MHz測試頻率下面的阻抗。
R1不需要，不要瞎接。
C3在datasheet里面是測試用的，用來模仿實際電路中的分布電容，你不要瞎接。

新手菜鳥的一個最常見的錯誤認識就是電路越復雜越好，事實完全相反。

ID:1091865 · 發表于 2023-10-11 15:33

sttt300 發表于 2023-10-11 15:10
電源串磁珠，主要是濾高頻和過EMC用，不適合用電感
如果只是自己玩玩，能正常工作就可以的話，直接貼個0歐 ...

我在看這篇文章的時候，https://blog.csdn.net/krain__/article/details/79671737
說的原理圖設計要點：
(1)、晶振電源去耦非常重要，建議加磁珠，去耦電容選三個，容值遞減。
(2)、時鐘輸出管腳加匹配，具體匹配阻值，可根據測試結果而定。
(3)、圖二中加了一個電容，容值要小(加大了有什么結果，你可以試一試)，構成了一級低通濾波，電阻、電容的選擇，根據具體測試結果而定。

ID:1085441 · 發表于 2023-10-11 17:11

R1還是需要的吧？匹配阻抗，改善信號傳輸質量

ID:1093723 · 發表于 2023-10-11 20:28

“晶振是晶體振蕩器的簡稱,在電氣上它可以等效成一個電容和一個電阻并聯再串聯一個電容的二端網絡。電工學上這個網絡有兩個諧振點,以頻率的高低分,其中較低的頻率是串聯諧振;較高的頻率是并聯諧振。由于晶體自身的特性致使這兩個頻率的距離相當的接近,在這個極窄的頻率范圍內,晶振等效為一個電感,所以只要晶振的兩端并聯上合適的電容它就會組成并聯諧振電路。

ID:883242 · 發表于 2023-10-11 20:38

老弟發表于 2023-10-11 15:33
我在看這篇文章的時候，https://blog.csdn.net/krain__/article/details/79671737
說的原理圖設計要點： ...

越來越離譜了，R1C4時間常數0.15us，特征頻率6.67Mhz，樓主晶體頻率是多少你知道嗎？后果是什么你知道嗎？

ID:1088185 · 發表于 2023-10-11 23:59

電阻電容是根據你的連線及外接元件輸入阻抗而定的

ID:1091865 · 發表于 2023-10-12 09:13

Hephaestus 發表于 2023-10-11 20:38
越來越離譜了，R1C4時間常數0.15us，特征頻率6.67Mhz，樓主晶體頻率是多少你知道嗎？后果是什么你知道嗎 ...

有源晶體頻率6.78M，后果是啥？請大佬明示

ID:123289 · 發表于 2023-10-12 11:22

接上負載，接上示波器，改變參數看看：達成目的即可。直觀，映像深，記得窂。
輸入處電感，既能減小對處的EMC，也能削弱外部的尖峰干擾。不過，可以不用。理由，起作用的范圍不大。

ID:1091865 · 發表于 2023-10-18 09:37

4樓說的沒錯，我在打樣測試后在沒接負載的情況下，不接R1和C3，輸出就是一個合適頻率的方波，感謝大佬們的指點

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晶體振蕩器：有源晶振電路的輸出電阻電容怎么確定?

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