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基于FPGA的PLL動(dòng)態(tài)輸出設(shè)計(jì)

[復(fù)制鏈接]
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如圖所示,為整個(gè)控制系統(tǒng)的結(jié)構(gòu)框圖。主要使用到了ALT_PLL_RECONGIG IP、ALTPLL IP、rom ip。主要工作原理是通過(guò)外部信號(hào)選擇不同的rom文件(也就是PLL的配置文件),將其傳輸給alt_pll_recongig,進(jìn)行配置。
ROM開頭的為rom ip,rom_sw為rom 輸出信號(hào)的選擇器。
pll_sw為alt_pll_recongig ip,vga_pll為altpll ip。
其余零散的邏輯門電路等,為case語(yǔ)句構(gòu)成的狀態(tài)機(jī),主要是用于控制write_from_rom信號(hào)和reconfig信號(hào)。具體過(guò)程是將write_from_rom信號(hào)拉高后拉低,然后檢測(cè)busy是否為0,busy為0后將reconfig拉高后拉低,完成后alt_pll_recongig ip為根據(jù)所選的rom ip 中的內(nèi)容配置pll的輸出,從而完成PLL的動(dòng)態(tài)配置過(guò)程。(相關(guān)代碼見下一貼)

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ID:522457 發(fā)表于 2021-9-24 16:40 | 只看該作者

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ID:997210 發(fā)表于 2021-12-26 22:31 | 只看該作者
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