Verilog語法

ID:931555 · 發表于 2021-6-2 15:59

在Verilog語法中，主要有三大類數據類型，即寄存器類型、線網類型和參數類型。
寄存器類型
   寄存器類型表示一個抽象的數據存儲單元，只能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值過程中被保存下來。如果該過程語句描述的是時序邏輯，即always語句帶有時鐘信號，則該寄存器變量對應為寄存器；如果該過程語句描述的是組合邏輯，即always語句不帶有時鐘信號，則該寄存器變量對應為硬件連線；寄存器類型的缺省值是x（未知狀態）。寄存器數據類型有很多種，如reg、integer、real等，其中最常用的就是reg類型。
線網類型
   線網表示Verilog結構化元件間的物理連線。它的值由驅動元件的值決定，例如連續賦值或門的輸出。如果沒有驅動元件連接到線網，線網的缺省值為z（高阻態）。線網類型同寄存器類型一樣也是有很多種，如tri和wire等，其中最常用的就是wire類型。

參數類型
   我們再來看下參數類型，參數其實就是一個常量，常被用于定義狀態機的狀態、數據位寬和延遲大小等，由于它可以在編譯時修改參數的值，因此它又常被用于一些參數可調的模塊中，使用戶在實例化模塊時，可以根據需要配置參數。在定義參數時，我們可以一次定義多個參數，參數與參數之間需要用逗號隔開。這里我們需要注意的是參數的定義是局部的，只在當前模塊中有效。

帳號		自動登錄	找回密碼
密碼			立即注冊

欧美极品高清xxxxhd,国产日产欧美最新,无码AV国产东京热AV无码,国产精品人与动性XXX,国产传媒亚洲综合一区二区,四库影院永久国产精品,毛片免费免费高清视频,福利所导航夜趣136

Verilog語法