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Verilog數據拼接與拆分代碼

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ID:704585 發表于 2021-1-8 20:42 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
1. Verilog中數據拼接，使用拼接運算符
例如：

reg [15:0]  regA;
reg[7:0] regB = 8'd12；
reg[7:0] regC = 8'd34;

regA <= {regB ,regC };          //把regB和regC拼接成regA。

2.Verilog中數據拆分
例如：

wire[15:0]    A； wire[7:0]  B； wire[7:0]  C；
assign   B = A [15:8];
assign   C = A [7:0];                 //就是把高8位和低8位拆分輸出

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