軟件介紹：
Quartus II 是Altera公司的綜合性CPLD/FPGA開發軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。
功能：
Quartus II提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性，包括：
可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；
芯片（電路）平面布局連線編輯；
LogicLock增量設計方法，用戶可建立并優化系統，然后添加對原始系統的性能影響較小或無影響的后續模塊；
功能強大的邏輯綜合工具；
完備的電路功能仿真與時序邏輯仿真工具；
定時/時序分析與關鍵路徑延時分析；
可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析；
支持軟件源文件的添加和創建，并將它們鏈接起來生成編程文件；
使用組合編譯方式可一次完成整體設計流程；
自動定位編譯錯誤；
高效的期間編程與驗證工具；
可讀入標準的EDIF網表文件、VHDL網表文件和Verilog網表文件；
能生成第三方EDA軟件使用的VHDL網表文件和Verilog網表文件。
課程圖：
第一步：建項目工程
第二部編寫程序：
module sp(clk,led);
input clk;output[7:0]led;
reg[7:0]led;reg[3:0]state;
wire out;
clk_div x(clk,out);
always@(posedge out)
begin
state=state+4'b0001;
case(state)
4'b0000:led<=8'b1111_1110;
4'b0001:led<=8'b1111_1101;
4'b0010:led<=8'b1111_1011;
4'b0011:led<=8'b1111_0111;
4'b0110:led<=8'b1110_1111;
4'b0101:led<=8'b1101_1111;
4'b0110:led<=8'b1011_1111;
4'b0111:led<=8'b0111_1111;
4'b1000:led<=8'b1111_1111;
4'b1001:led<=8'b0111_1111;
4'b1010:led<=8'b1011_1111;
4'b1011:led<=8'b1101_1111;
4'b1100:led<=8'b1110_1111;
4'b1101:led<=8'b1111_0111;
4'b1110:led<=8'b1111_1011;
4'b1111:led<=8'b1111_1101;
default:led<=8'b0000_0000;
endcase
end
endmodule
module clk_div(clk_in,clk_out);
input clk_in;output clk_out;
reg clk_out;reg[31:0]counter;
parameter cnt=50_000_000;
always@(posedge clk_in)
begin
counter<=counter+32'b1;
if(counter==cnt/2-1)
begin
clk_out<=!clk_out;
counter<=0;
end
end
Endmodule
第三布:對其引腳等進行修改
心得體會：
雖然只進行了幾周的時間，但是所得的收獲挺大，不僅僅對嵌入式系統有了一個較大的理解，而且對于quaters軟件有了一定編寫能力。雖然現在只能對于一些簡單的問題進行解決，但是可以靠自己能夠對其進行編寫也是一種收獲，不僅對自己的學習能力有了提升，而且對于一些簡單的電路有了一些更加深刻的理解。
雖然金老師的=課程已經結束，但是對于自己的提升并沒有結束，在后面其他老師的教學中一定會更加努力，對自己的能力得到更加有力的提升，加油！
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