Altium Designer18基礎(chǔ)操作部分問(wèn)題精心總結(jié)

ID:470769 · 發(fā)表于 2019-1-20 09:18

參考網(wǎng)絡(luò)資料以及本人實(shí)踐的精心總結(jié)。不看就錯(cuò)過(guò)了。

一、創(chuàng)建原理圖模版

1.1、首先打開AD軟件，并創(chuàng)建新的原理圖，在右側(cè)屬性欄中，取消如下選項(xiàng)：

1.2、繪制自定義的標(biāo)題欄，并利用畫線工具、放置文本工具繪制標(biāo)題欄，效果如下：

標(biāo)題欄中黑色字體是直接放置的文本，藍(lán)色字體是放置文本后，將文本指向AD自帶的關(guān)鍵字值。

系統(tǒng)關(guān)鍵字有：

a.“=Revision”：原理圖版本號(hào)；

b.“=Title”：原理圖名稱

c.“=CurrentTime”：當(dāng)前系統(tǒng)時(shí)間

d.“=CurrentDate”：當(dāng)前系統(tǒng)日期

e.“=DocumentNum”：原理圖文檔編號(hào)

f.“=SheetNumber”：當(dāng)前文檔在工程中的編號(hào)

g.“=SheetTotal”：當(dāng)前工程原理圖個(gè)數(shù)

等等選項(xiàng)。

1.3、繪制好標(biāo)題欄后，將文件保存到模版存放的路徑：

1.3.1、查詢本機(jī)模版文件存放路徑：

依次點(diǎn)擊：工具->原理圖優(yōu)選項(xiàng) ，在彈出對(duì)話框中選擇：Data Management->Templates ，在右側(cè)查看當(dāng)前模版文件存放位置。

1.3.2、將自定義的原理圖另存為 *.SchDot文件，存儲(chǔ)路徑即上一步查找的模版位置，并命名為自己可辨識(shí)的模版名，建議用圖紙大小加英文命名。

1.4、使用自定義的模版文件，以下兩種使用方式任選一個(gè)均可：

1.4.1、設(shè)置軟件，新建原理圖時(shí)自動(dòng)加載自定義的模版文件：

依次點(diǎn)擊：工具->原理圖有選項(xiàng)，選擇Schematic下，General選擇默認(rèn)打開模版，如圖：

1.4.2、新建原理圖后加載模版文件：

操作如下：

依次點(diǎn)擊：設(shè)計(jì) à 模版 à 通用模版 à 自定義模版文件名

選擇后便可以自動(dòng)加載自定義模版文件。

具體操作參考下圖：

二、原理圖編譯問(wèn)題

2.1、自動(dòng)編號(hào)出現(xiàn)標(biāo)號(hào)重復(fù)問(wèn)題

顯示元件如圖，隱隱有原標(biāo)號(hào)，但是不管怎么自動(dòng)編號(hào)，都不管用，這不是元器件編號(hào)時(shí)選項(xiàng)錯(cuò)誤，只需要重新建個(gè)工程，錯(cuò)誤原因：工程無(wú)法加載添加的原理圖的元器件信息，沒有和庫(kù)對(duì)應(yīng)起來(lái)，重新建工程后便可解決，把原理圖拖進(jìn)去即可。

2.2、原理圖繪制完成時(shí)，需要編譯原理圖檢查錯(cuò)誤

2.3、編譯后出現(xiàn)告警信息：warning:Off grid ……解決辦法

2.3.1、將元器件對(duì)其到柵格上

2.3.2、元器件在對(duì)其柵格后依舊報(bào)off grid告警

出現(xiàn)該情況時(shí)，需要重新繪制元件庫(kù)，在繪制元件時(shí)將Pin對(duì)其柵格：

三、生成PCB網(wǎng)表出現(xiàn)如下問(wèn)題及解決辦法

當(dāng)多次生成網(wǎng)表信息update到PCB文件中時(shí)，會(huì)出現(xiàn)網(wǎng)表信息出錯(cuò)，以下是兩種錯(cuò)誤情況，一個(gè)是unknown pin，另一個(gè)failed to add class member，這兩個(gè)問(wèn)題可以用簡(jiǎn)單粗暴的方式解決：刪除工程現(xiàn)有的PCB文件，重新建一個(gè)新的PCB到工程中，更徹底的方法是重新建立工程，把繪制好的原理圖添加到新的工程中重新來(lái)一遍即可。

3.1、出現(xiàn)錯(cuò)誤Unknown Pin：xxx

錯(cuò)誤如下圖：

該問(wèn)題的原因是在本工程中的PCB已經(jīng)下載過(guò)一次元器件的連接網(wǎng)表信息，再次下載就會(huì)報(bào)錯(cuò)，此時(shí)只需要將工程中PCB文件的網(wǎng)表信息全部清除即可，操作如下：

3.2、出現(xiàn)錯(cuò)誤failed to add class member：xxx

錯(cuò)誤如圖：

該問(wèn)題出現(xiàn)原因是由于多次重新update網(wǎng)表到PCB文件，導(dǎo)致PCB原有網(wǎng)表類信息與現(xiàn)update的信息相沖突，導(dǎo)致update失敗，解決辦法如下：

第一步：查看工程中現(xiàn)有PCB文件的類信息：

第二步：刪除PCB文件中的類信息，重新update網(wǎng)表信息到PCB中。

該類在update時(shí)候也能看到添加信息，如下圖：

四、PCB在update后不報(bào)錯(cuò)，但是出現(xiàn)元器件無(wú)連接情況

如圖所示：

該問(wèn)題根源在于原理圖庫(kù)（lib）未嚴(yán)格繪制，導(dǎo)致原理圖模型和pcb的footprint對(duì)應(yīng)關(guān)系混亂，從而使得pcb的update更新網(wǎng)表失敗，因此在繪制原理圖時(shí)需要注意以下問(wèn)題，如圖是繪制引腳錯(cuò)誤及正確的演示：

以上圖片描述中，元器件繪制完成后，在編輯奇器件的引腳屬性時(shí)，注意屬性中的“Designator”和“Name”的屬性配置，這二者的配置需要注意其用途：“Designator”屬性用于原理圖模型和元器件的footprint對(duì)應(yīng)關(guān)系設(shè)置使用，需要使該屬性的值為唯一，保證原理圖的引腳與其pcb的footprint對(duì)應(yīng)且只一一對(duì)應(yīng)；“Name”屬性用于表示該引腳的功能標(biāo)號(hào)，如：VCC、GND、CLK、GPIO及EN等引腳功能的描述。

五、放置keepout layer實(shí)現(xiàn)PCB的外形切割以及板內(nèi)開孔

5.1、利用工具放置keepout layer，如下：