verilog語法問題

ID:243193 · 發表于 2018-2-5 10:41

我問個問題，我用25M的系統時鐘計時，每到1ms讓一個寄存器變量ms_clk翻轉一次，我能不能把這個ms_clk直接當時鐘信號用

比如always @（posedge ms_clk）

這樣使用后會不會對引入亞穩態，或有什么隱患

ID:123289 · 發表于 2018-2-5 18:22

放心用，除非你程序安排不合理。

ID:266943 · 發表于 2018-2-8 08:54

單路信號（一位寄存器存儲的信號或外部輸入單路信號）應該都可以用上升沿或下降沿觸發

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