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我用VHDL語言實現的簡單CPU設計

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發布時間: 2018-7-14 18:20

正文摘要:

使用VHDL語言編寫的一個課程設計,寫了一個簡單CPU,包含通用寄存器,PC寄存器,ALU等等,供大家參考

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ID:392858 發表于 2019-12-25 16:48
支持下
ID:517723 發表于 2019-4-21 13:17
我最近有個大作業也在做這個,但是管腳映射除了奇怪的問題。
file3:MBR port map(CLK=>CLK,RST=>RST,control_signal=>control_signal,from_memory=>spo_ram,from_ACC=>ACC_L,to_memory=>to_memory,MBR_out=>MBR_out,wren=>wren);
file12:RAM1 port map(a=>address(4 downto 0),d=>MBR_out,clk=>CLK,we=>wren,spo=>spo_ram);
其中from_memory是in 變量,spo是out變量,spo_ram是頂層文件的臨時變量。現在仿真以后,spo和spo_ram都成功地讀到了ram里面第一行的數據,但是from_mpmery就是沒有這個變量,還是一個空值,使得后續所有的變量全部沒用了。這到底是什么問題?
ID:258507 發表于 2019-2-28 17:54
bucuo,支持一下。正好學習了VHDL,在做畢設

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