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標(biāo)題: 電源完整性設(shè)計(jì)詳解(共26頁pdf下載) [打印本頁]

作者: nal3331 時(shí)間: 2017-7-12 08:45
標(biāo)題: 電源完整性設(shè)計(jì)詳解(共26頁pdf下載)
設(shè)計(jì)電源時(shí)的注意事項(xiàng)，大家可以看看，學(xué)習(xí)學(xué)習(xí)

目  錄

1  為什么要重視電源噪聲問題？.................................................................... - 1 -
2  電源系統(tǒng)噪聲余量分析................................................................................ - 1 -
3  電源噪聲是如何產(chǎn)生的？............................................................................ - 2 -
4  電容退耦的兩種解釋.................................................................................... - 3 -
4.1  從儲(chǔ)能的角度來說明電容退耦原理。.............................................. - 3 -
4.2  從阻抗的角度來理解退耦原理。...................................................... - 4 -
5  實(shí)際電容的特性............................................................................................ - 5 -
6  電容的安裝諧振頻率.................................................................................... - 8 -
7  局部去耦設(shè)計(jì)方法...................................................................................... - 10 -
8  電源系統(tǒng)的角度進(jìn)行去耦設(shè)計(jì).................................................................. - 12 -
8.1  著名的 Target Impedance（目標(biāo)阻抗）.......................................... - 12 -
8.2  需要多大的電容量............................................................................ - 13 -
8.3  相同容值電容的并聯(lián)........................................................................ - 15 -
8.4  不同容值電容的并聯(lián)與反諧振（Anti-Resonance）...................... - 16 -
8.5 ESR對(duì)反諧振（Anti-Resonance）的影響...................................... - 17 -
8.6  怎樣合理選擇電容組合.................................................................... - 18 -
8.7  電容的去耦半徑................................................................................ - 20 -
8.8  電容的安裝方法................................................................................ - 21 -
9  結(jié)束語.......................................................................................................... - 24 -
電源完整性設(shè)計(jì)詳解

1、為什么要重視電源噪聲問題？
芯片內(nèi)部有成千上萬個(gè)晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計(jì)
數(shù)器、延遲線、狀態(tài)機(jī)、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量
越來越大。芯片的外部引腳數(shù)量有限，為每一個(gè)晶體管提供單獨(dú)的供電引腳是不現(xiàn)實(shí)的。芯
片的外部電源引腳提供給內(nèi)部晶體管一個(gè)公共的供電節(jié)點(diǎn)，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然
引起電源噪聲在芯片內(nèi)部的傳遞。
對(duì)內(nèi)部各個(gè)晶體管的操作通常由內(nèi)核時(shí)鐘或片內(nèi)外設(shè)時(shí)鐘同步，但是由于內(nèi)部延時(shí)的差
別，各個(gè)晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一
些晶體管可能仍處于轉(zhuǎn)換過程中。芯片內(nèi)部處于高電平的門電路會(huì)把電源噪聲傳遞到其他門
電路的輸入部分。如果接受電源噪聲的門電路此時(shí)處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電源噪
聲可能會(huì)被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯(cuò)誤。芯片
外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會(huì)觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。
除了對(duì)芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會(huì)對(duì)其他部分產(chǎn)生影響。比如電源噪

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作者: qiaoyang123 時(shí)間: 2020-6-3 16:32
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