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標題: Verilog中parameter和define的區別 [打印本頁]

作者: 51黑黑黑    時間: 2016-2-23 03:20
標題: Verilog中parameter和define的區別
1、語法
  

聲明:

  

parameter data = 8‘d14;

  

`define data 8’d14

  

使用:
       data

  

`data

  

  

2、作用域

  

parameter 作用于聲明的那個文件;`define 從編譯器讀到這條指令開始到編譯結束都有效,或者遇到`undef命令使之失效。

  

如果想讓parameter或`define作用于整個項目,可以將如下聲明寫于單獨文件,并用`include讓每個文件都包含聲明文件:

  

`ifndef data

  

`define data  8’d14

  

或者

  

parameter data = 8‘d14;

  

`endif

  

`define也可以寫在編譯器最先編譯的文件頂部。通常編譯器都可以定義編譯順序,或者從最底層模塊開始編譯。因此寫在最底層就可以了。

  

  

3、區別

  

parameter可以用作例化時的參數傳遞。

  

在使用狀態機時候區別挺大的。狀態機的定義可以用parameter 定義,但是不推薦使用`define 宏定義的方式,因為'define 宏定義在編譯時自動替換整個設計中所定義的宏,而parameter 僅僅定義模塊內部的參數,定義的參數不會與模塊外的其他狀態機混淆。例如一個工程里面有兩個module 各包含一個FSM,如果設計時都有IDLE 這一名稱的狀態,如果使用'define 宏定義就會混淆起來,如果使用parameter 則不會造成任何不良影響。

  

一旦`define指令被編譯,其在整個編譯過程中都有效。例如,通過另一個文件中的`define指令,定義的常量可以被其他文件中被調用。直到遇到`undef;parameter只在定義的文件中有效,在其它文件中無效。







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