標(biāo)題: FPGA中的亞穩(wěn)態(tài)和異步FIFO的作用 [打印本頁(yè)]
作者: 51黑科技 時(shí)間: 2016-2-1 00:22
標(biāo)題: FPGA中的亞穩(wěn)態(tài)和異步FIFO的作用
最近在分析verilog代碼的時(shí)候，遇到了聽(tīng)說(shuō)過(guò)但是沒(méi)有明白它真正含義的名詞，亞穩(wěn)態(tài)和異步FIFO的作用。
FPGA中的亞穩(wěn)態(tài)是跨時(shí)鐘域設(shè)計(jì)師最基本也是最重要的一個(gè)問(wèn)題。要明白亞穩(wěn)態(tài)首先要知道在數(shù)字電路中最簡(jiǎn)單的雙穩(wěn)態(tài)電路就是兩個(gè)反相器首尾相連，加一些簡(jiǎn)單的控制邏輯就變成了鎖存器或者觸發(fā)器，然而這種電路其實(shí)還有第三種半穩(wěn)定態(tài)，就是當(dāng)兩個(gè)反相器都處于中間值的情況，這就成為亞穩(wěn)態(tài)。由于反相器在非邏輯值范圍的反饋系數(shù)是非常大的，一旦因?yàn)楦蓴_或者噪音離開(kāi)了這個(gè)中心點(diǎn)，就會(huì)很快的進(jìn)入邏輯范圍。經(jīng)數(shù)學(xué)分析，從亞穩(wěn)態(tài)進(jìn)入穩(wěn)態(tài)，正如放射元素的衰變是一個(gè)指數(shù)的過(guò)程。當(dāng)器件處于亞穩(wěn)態(tài)是消耗的功率很大，但是亞穩(wěn)態(tài)最大的危害不是功率的消耗，而是邏輯的混亂。，這是數(shù)字電路設(shè)計(jì)中最不好的。那么我們究竟如何避免亞穩(wěn)態(tài)呢？由于它的變化規(guī)律是指數(shù)的，因此最好的辦法就是等待，等到足夠的時(shí)間，指導(dǎo)這個(gè)幾率變得小的幾乎不會(huì)發(fā)生。到底要等待多少時(shí)間呢？有的廠商有數(shù)據(jù)，但是有的沒(méi)有，按照最普通的做法，就是至少等待一個(gè)時(shí)鐘周期，這個(gè)就是所謂的異步數(shù)據(jù)要用兩個(gè)觸發(fā)器打一下，這樣就可以避免亞穩(wěn)態(tài)的發(fā)生。
另外，異步FIFO也是跨時(shí)鐘域設(shè)計(jì)方法的集中體現(xiàn)，體現(xiàn)了很多方法，不過(guò)最重要的就是亞穩(wěn)態(tài)和多控制/狀態(tài)信號(hào)的跨時(shí)鐘域傳遞。具體地說(shuō)，就是把一組信號(hào)傳遞到另外一個(gè)時(shí)鐘域的時(shí)候，這組信號(hào)可能因?yàn)檠訒r(shí)不同，得到的數(shù)據(jù)相差一個(gè)老的時(shí)鐘域時(shí)鐘周期，這和避免亞穩(wěn)態(tài)的原理是一樣的。
在分析代碼時(shí)，覺(jué)得自己真的學(xué)會(huì)了許多東西。也許以前有些東西是自己碰到過(guò)的，可是并沒(méi)有真正理解，通過(guò)這種學(xué)習(xí)方式，我發(fā)現(xiàn)不僅可以學(xué)習(xí)新的知識(shí)，而且對(duì)自己寫(xiě)代碼很有幫助，我會(huì)繼續(xù)努力的。
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