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標題: FPGA學習日志 [打印本頁]

作者: 51黑fan 時間: 2016-1-30 04:35
標題: FPGA學習日志
使用乘積和就可以表達大部分的邏輯功能。使用兩個組合邏輯來實現這些功能。AND門建立乘積項，OR門對乘積求和。在輸入上可以采用非門來置反輸入，以產生所需的功能。為了存儲輸出，或者使輸出與其他輸出同步，需要寄存器形式的同步邏輯。如果不需要存儲器或者同步，可以旁路輸出寄存器。采用TTL邏輯器件，在試驗面包板上，或者印刷電路板上，用銅線把這些分立原件連在一起。把這些邏輯門和寄存器組合到一個器件中去。

某些PAL包括了陣列反饋選項，以實現更復雜的邏輯功能，還可以完全旁路輸出寄存器，以建立異步輸出。

   一個復雜的數字系統設計往往是一個從算法到由硬件線連接的門級邏輯結構，再映射到硅片的逐步實現的過程。

      算法就是解決特定問題的有序步驟；數據結構就是解決特定問題的相應的模型。

      計算電路究竟是如何構成的？為什么它能有效和正確執行每一步程序？它能不能用另外一種結構方案來構成？運算速度還能不能提高？所謂計算機微體系結構就是回答以上問題，并從硬線邏輯和軟件兩個角度一起來探討某種結構的計算機的性能潛力。

         用C語言配合Verilog HDL設計算法的硬件電路塊時考慮的三個主要問題：

         1.為什么選擇C語言與Verilog HDL配合使用？

         2.C語言與Verilog HDL的使用有何限制？

         3.如何利用C語言來加速硬件的設計和故障檢測？

         利用C語言完善的查錯和編譯環境，設計者可以先設計出一個功能正確的設計單元，以此作為設計比較的標準。然后，把C程序一段一段地改寫成用并行機構（類似于Verilog HDL）描述的C程序，此時還是在C 的環境里，使用的依然是C語言。如果運行結果正確，就將C語言關鍵字用Verilog HDL相應的關鍵字替換，進入Verilog HDL的環境。將測試輸入同時加到C與Verilog HDL兩個單元，將其輸出做比較。這樣很容易發現問題的所在，然后更正，再做測試，直至正確無誤。剩下的工作就交給后面的設計工程師。

         C程序是順序結構，而Verilog HDL屬于并行結構。

         C程序調用函數是沒有延時特性的，一個函數是唯一確定的，對同一個函數的不同調用是一樣的。而Verilog HDL中對模塊的圖同調用是不同的，即使調用的是同一模塊，必須用不同的名字來指定。Verilog HDL的語法規則很死，限制很多，能用的判斷語句有限。仿真速度較慢，查錯功能差，錯誤信息不完整。仿真軟件通常很貴，而且不一定可靠。C語言沒有時間關系，轉換后的Verilog HDL程序必須做到沒有任何外加的人工延時信號，也就是必須表達為有限狀態機，即RTL級的Verilog HDL；否則無法使用綜合工具把Verilog HDL源代碼轉化為門級邏輯。

作者: 51黑fan 時間: 2016-1-30 04:35

目前FPGA中多使用4輸入的LUT。查找表本質上就是一個RAM。每個LUT可以看做是一個4位地址線的16*1的RAM。當用戶描述了一個邏輯電路以后，FPGA開發軟件會自動計算邏輯電路的所有可能結果，并把結果事先寫入RAM。這樣每輸入一個信號進行邏輯運算就相當于輸入一個地址進行查找，找出地址對應的內容，然后輸出即可。FPGA采用了邏輯電源陣列LCA這樣一個新概念，內部包括可配置邏輯模塊CLB、輸出輸入模塊IOB和內部連線三個部分。

FPGA是一種包含很多相同的邏輯單元的集成電路，在結構上和ASCII相似，具有很多觸發器和分布的布線資源。邏輯單元通過連線陣列和可編程開關實現互聯。用戶在設計時規定邏輯單元實現的邏輯函數，并且選擇性地接通互聯陣列的連線，從而實現自己的簡單設計，結合這些簡單的設計就能事先復雜的設計。FPGA設計軟件能自動地對用戶輸入的電路圖，或硬件描述語言程序進行翻譯，然后進行布局布線。利用設計庫里大量的復雜的宏函數可以幫助用戶優化設計。

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