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標題: 信號完整性的電路板設計準則 [打印本頁]

作者: 51黑fan 時間: 2016-1-30 04:00
標題: 信號完整性的電路板設計準則
      信號完整性問題主要指信號的過沖和阻尼振蕩現象，它們主要是IC驅動幅度和跳變時間的函數。也就是說，即使布線拓撲結構沒有變化，只要芯片速度變得足夠快，現有設計也將處于臨界狀態或者停止工作。我們用兩個實例來說明信號完整性設計是不可避免的。
      對于成本并不太重要的設計中，可以盡量采用多層板。這樣的電路板可以實現充分接地并容易構成電源回路，也可以根據需要采用大量離散的端接器件，但是設計必須正確，不能處于臨界狀態。
      SI和EMC專家在布線之前要進行仿真和計算，然后，電路板設計就可以遵循一系列非常嚴格的設計規則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實際工作過程中，總會出現一些問題，為此，通過采用可控阻抗端接線，可以避免出現SI問題。簡而言之，超標準設計可以解決SI問題。
      如果對成本控制要求很嚴的話，電路板通常限制在四層以內。這極大限制了阻抗控制的作用。此外，布線層少將加劇串擾，同時信號線間距還必須最小以布放更多的印制線。另一方面，設計工程師必須采用最新和最好的CPU、內存和視頻總線設計，這些設計就必須考慮SI問題。
關于布線、拓撲結構和端接方式，工程師通常可以從CPU制造商那里獲得大量建議，然而，這些設計指南還有必要與制造過程結合起來。在很大程度上，電路板設計師的工作比電信設計師的工作要困難，因為增加阻抗控制和端接器件的空間很小。此時要充分研究并解決那些不完整的信號，同時確保產品的設計期限。

設計過程通用的SI設計準則：

設計前的準備工作:
   要預先進行調研以形成規劃或者設計準則，從而確保設計結果不出現明顯的SI問題、串擾或者時序問題。有些設計準則可以由IC制造商提供，然而，芯片供應商提供的準則(或者你自己設計的準則)存在一定的局限性，按照這樣的準則可能根本設計不了滿足SI要求的電路板。如果設計規則很容易，也就不需要設計工程師了。

電路板的層疊:
   與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時還是發現電路板制造公差的良機。比如，如果你指定某一層是50Ω阻抗控制，制造商怎樣測量并確保這個數值呢？其他的重要問題包括：預期的制造公差是多少？在電路板上預期的絕緣常數是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預布線階段使用。根據上述數據，你就可以選擇層疊了。注意，幾乎每一個插入其他電路板或者背板的PCB都有厚度要求，而且多數電路板制造商對其可制造的不同類型的層有固定的厚度要求，這將會極大地約束最終層疊的數目。你可能很想與制造商緊密合作來定義層疊的數目。應該采用阻抗控制工具為不同層生成目標阻抗范圍，務必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。在信號完整的理想情況下，所有高速節點應該布線在阻抗控制內層(例如帶狀線)，但是實際上，工程師必須經常使用外層進行所有或者部分高速節點的布線。要使SI最佳并保持電路板去耦，就應該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者模擬電路板的性能。

串擾和阻抗控制:
   來自鄰近信號線的耦合將導致串擾并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距(或者平行布線長度)。比如，欲將時鐘到數據信號節點的串擾限制在100mV以內，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定布線層上信號之間的最小允許間距。同時，如果設計中包含阻抗重要的節點(或者是時鐘或者專用高速內存架構)，你就必須將布線放置在一層(或若干層)上以得到想要的阻抗。

重要的高速節點:
    延遲和時滯是時鐘布線必須考慮的關鍵因素。因為時序要求嚴格，這種節點通常必須采用端接器件才能達到最佳SI質量。要預先確定這些節點，同時將調節元器件放置和布線所需要的時間加以計劃，以便調整信號完整性設計的指標。

技術選擇:
不同的驅動技術適于不同的任務。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。50MHz時鐘采用500ps上升時間是沒有理由的。一個2-3ns的擺率控制器件速度要足夠快，才能保證SI的品質，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。在新型FPGA可編程技術或者用戶定義ASIC中，可以找到驅動技術的優越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅動幅度和速度。設計初期，要滿足FPGA(或ASIC)設計時間的要求并確定恰當的輸出選擇，如果可能的話，還要包括引腳選擇。在這個設計階段，要從IC供應商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個SI仿真程序和相應的仿真模型(可能是IBIS模型)。
最后，在預布線和布線階段你應該建立一系列設計指南，它們包括：目標層阻抗、布線間距、傾向采用的器件工藝、重要節點拓撲和端接規劃。

預布線階段:
預布線SI規劃的基本過程是首先定義輸入參數范圍(驅動幅度、阻抗、跟蹤速度)和可能的拓撲范圍(最小/最大長度、短線長度等)，然后運行每一個可能的仿真組合，分析時序和SI仿真結果，最后找到可以接受的數值范圍。接著，將工作范圍解釋為PCB布線的布線約束條件。可以采用不同軟件工具執行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數用戶而言，時序信息實際上比SI結果更為重要，互連仿真的結果可以改變布線，從而調整信號通路的時序。在其他應用中，這個過程可以用來確定與系統時序指標不兼容的引腳或者器件的布局。此時，有可能完全確定需要手工布線的節點或者不需要端接的節點。對于可編程器件和ASIC來說，此時還可以調整輸出驅動的選擇，以便改進SI設計或避免采用離散端接器件。

布線后SI仿真:
一般來說，SI設計指導規則很難保證實際布線完成之后不出現SI或時序問題。即使設計是在指南的引導下進行，除非你能夠持續自動檢查設計，否則，根本無法保證設計完全遵守準則，因而難免出現問題。布線后SI仿真檢查將允許有計劃地打破(或者改變)設計規則，但是這只是出于成本考慮或者嚴格的布線要求下所做的必要工作。現在，采用SI仿真引擎，完全可以仿真高速數字PCB(甚至是多板系統)，自動屏蔽SI問題并生成精確的“引腳到引腳”延遲參數。只要輸入信號足夠好，仿真結果也會一樣好。這使得器件模型和電路板制造參數的精確性成為決定仿真結果的關鍵因素。很多設計工程師將仿真“最小”和“最大”的設計角落，再采用相關的信息來解決問題并調整生產率。

后制造階段:
采取上述措施可以確保電路板的SI設計品質，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR(時域反射計)測量，將真實電路板和仿真預期結果進行比較。這些測量數據可以幫助你改進模型和制造參數，以便你在下一次預設計調研工作中做出更佳的(更少的約束條件)決策。

模型的選擇:
進行靜態時序驗證的工程師們可能已經注意到，盡管從器件數據表可以獲得所有的數據，要建立一個模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數據卻很難獲得。本質上，SI模型數據唯一的可靠來源是IC供應商，他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體，但是IBIS模型的建立及其品質的保證卻成本高昂，IC供應商對此投資仍然需要市場需求的推動作用，而電路板制造商可能是唯一的需方市場。

未來技術的趨勢:
   設想系統中所有輸出都可以調整以匹配布線阻抗或者接收電路的負載，這樣的系統測試方便，SI問題可以通過編程解決，或者按照IC特定的工藝分布來調整電路板使SI達到要求，這樣就能使設計容差更大或者使硬件配置的范圍更寬。
目前，業界也在關注一種SI器件技術，其中許多技術包含設計好的端接裝置(比如LVDS)和自動可編程輸出強度控制和動態自動端接功能，采用這些技術的設計可以獲得優良的SI品質，但是，大多數技術與標準的CMOS或者TTL邏輯電路差別太大，與現有仿真模型的配合不大好。因此，EDA公司也正加入到“輕輕松松設計”的競技場之中，人們為了在設計初期解決SI問題已經做了大量工作，將來，不必SI專家就能借助自動化工具解決SI問題。盡管目前技術還沒有發展到那個水平，但是人們正探索新的設計方法，從“SI和時序布線”出發開始設計的技術仍在發展，預計未來幾年內將誕生新的設計技術。

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