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標(biāo)題: JD642 SDRAM總線匹配預(yù)仿真及pcb下載 [打印本頁(yè)]

作者: liuyy 時(shí)間: 2015-1-13 00:54
標(biāo)題: JD642 SDRAM總線匹配預(yù)仿真及pcb下載
　　現(xiàn)在國(guó)內(nèi)幾乎所有的電子企業(yè)都不做PCB仿真，畫完P(guān)CB直接投入生產(chǎn)，即使高頻應(yīng)用經(jīng)驗(yàn)豐富的工程師也難免會(huì)出差錯(cuò)。因?yàn)楹芏嗲闆r下都要對(duì)一些方案進(jìn)行折衷。就像這款JD642，體積較小，64位的SDRAM數(shù)據(jù)線如果加匹配處理的話需要很多空間，而如果不做匹配的話又怕信號(hào)質(zhì)量不能滿足要求。怎么折衷？不加匹配，等出現(xiàn)信號(hào)質(zhì)量問題再改版嗎？成本？開發(fā)周期？...即使調(diào)試過程中沒有發(fā)現(xiàn)信號(hào)質(zhì)量問題，以后產(chǎn)品投入市場(chǎng)能確保沒有問題嗎？下面就通過SDRAM數(shù)據(jù)線PCB信號(hào)仿真來看一下如何利用PCB仿真工具來協(xié)助完成原理圖設(shè)計(jì)。

應(yīng)用情景
　　下面是一個(gè)DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計(jì))，其中DRAM作為DSP的擴(kuò)展Memory(64位寬度，低8bit還經(jīng)過3245接到FLASH和其它芯片)，DRAM時(shí)鐘頻率133M。因?yàn)轭l率較高，設(shè)計(jì)過程中我們需要考慮DRAM的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。

模型建立
　　首先需要在元件公司網(wǎng)站下載各器件IBIS模型。
　　然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗(yàn)證)。

　　新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。
　　下面，我們開始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。
左鍵點(diǎn)芯片管腳處的標(biāo)志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對(duì)應(yīng)管腳。

　　點(diǎn)OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。
　　這樣，一樣管腳的配置就完成了。同樣將DRAM的數(shù)據(jù)線對(duì)應(yīng)管腳和3245的對(duì)應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。

　　下面我們開始建立傳輸線模型。
　　左鍵點(diǎn)DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因?yàn)槲覀兪褂盟膶影澹诒韺幼呔€，所以要選用“Microstrip”，然后點(diǎn)“Value”進(jìn)行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長(zhǎng)度、寬度和層間距等，屬性編輯界面如下：

　　再將其它傳輸線也添加上。

　　這就是沒有加阻抗匹配的仿真模型(PCB最遠(yuǎn)直線間距1.4inch，對(duì)線長(zhǎng)為1.7inch)。現(xiàn)在模型就建立好了。

仿真及分析
　　下面我們就要為各點(diǎn)加示波器探頭了，按照下圖紅線所示路徑為各測(cè)試點(diǎn)增加探頭：

　　為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因?yàn)闀r(shí)鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對(duì)應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：

　　之后按照芯片手冊(cè)制作眼圖模板。因?yàn)槲覀冏铌P(guān)心的是接收端(DRAM)信號(hào)，所以模板也按照DRAM芯片HY57V283220手冊(cè)的輸入需求設(shè)計(jì)。
　　芯片手冊(cè)中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個(gè)NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(hào)(不長(zhǎng)于3ns)：

　　按下邊紅線路徑配置眼圖模板：

　　之后就可以進(jìn)行仿真了，來看一下我們的眼圖吧:)

　　可以看到三個(gè)測(cè)試點(diǎn)波形差異很大。波形最差的就是接收端的紫色波開形了，上沖到5.4V，下沖到-1.2V。但仍能滿足DRAM芯片要求。從DRAM芯片方面來看，不加串阻是可以滿足芯片要求的，而且接收端的信號(hào)雖然回沖很大，不過，還是高于2.0V，滿足芯片高電平界定標(biāo)準(zhǔn)。整個(gè)眼圖和模板沒有交疊，所以可以接受。
　　下面再看一下在DRAM側(cè)距DSP引腳500mil的地方加33歐串阻的話信號(hào)是什么樣子：

　　可以看到信號(hào)質(zhì)量明顯改善。上下沖和回沖都減小了。
　　我們知道匹配分始端串聯(lián)匹配和終端并聯(lián)匹配。那看一下終端并75歐電阻波形是什么樣子：

　　波形也明顯改善很多^_^
　　當(dāng)然，始端串阻和終端并阻是不能同時(shí)使用的，如果同時(shí)使用，對(duì)終端實(shí)際上就形成了分壓。最終電平不能滿足高電平判別需求：

　　上圖是在始端加33歐串阻，終端加75歐并阻的情況，可以看到DRAM接收到的高電平只有3*(75/(75+33))約2V。
　　對(duì)于這樣的數(shù)據(jù)總線，隨著讀和寫的改變，始端和末端也發(fā)生變化，那樣串阻就不好確定放在什么地方了，那我們看一下，把串阻放在靠近DRAM端的情況(距DSP1.2inch，距DRAM0.5inch)：

　　可見，效果仍然比不加串阻的情況要好很多，之所以串阻能起到這樣的效果。從能量的角度可以簡(jiǎn)單的這樣理解：因?yàn)檎麠l線的各個(gè)芯片腳都是阻抗比較大，整條線上沒有消耗能量的點(diǎn)，沒有串阻的話，能量會(huì)在傳輸線上來回反射，相互疊加，造成很大的過沖和振鈴。其中又因?yàn)镈RAM輸入阻抗較高，而且線又較長(zhǎng)，所以信號(hào)問題比較嚴(yán)重。在這段線上加一個(gè)串阻能有效的消耗反射的能量，使過沖和振鈴現(xiàn)象得到改善。
　　下面我們?cè)侔袲RAM設(shè)為輸出端，DSP設(shè)為輸入端，3245仍為高阻，看一下各點(diǎn)的測(cè)試波形。

　　看一下是否能滿足DSP芯片要求
　　在DSP芯片數(shù)據(jù)手冊(cè)里有下面一段內(nèi)容：

　　這段內(nèi)容指出，下沖不低于-1.0V，上沖不超過4.3V就算合格的。這樣看來DSP也可以接受不加串阻的情況。而3245數(shù)據(jù)手冊(cè)沒有給出芯片輸入電平條件，但從芯片資料給出的內(nèi)部結(jié)構(gòu)上看，輸入電平高于4V是沒有問題的。

結(jié)論
　　低8位數(shù)據(jù)線沒有串阻可以滿足設(shè)計(jì)要求，而其他的56位都是一對(duì)一，經(jīng)過仿真沒有串阻也能通過。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計(jì)要求，但有一點(diǎn)需注意，就是寫數(shù)據(jù)時(shí)因?yàn)榇嬖诨貨_，DRAM接收高電平在位中間會(huì)回沖到2V。因此會(huì)導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過程中發(fā)現(xiàn)寫RAM會(huì)出錯(cuò)，還需要改版加串阻（單板調(diào)試時(shí)SDRAM經(jīng)超頻測(cè)試到150M系統(tǒng)運(yùn)行穩(wěn)定，長(zhǎng)時(shí)間通過CCS觀察SDRAM內(nèi)數(shù)據(jù)沒有發(fā)現(xiàn)錯(cuò)誤數(shù)據(jù)）。

注
　　一些朋友懷疑軟件仿真的可靠性，其實(shí)軟件仿真不管是原理圖仿真還是PCB仿真，關(guān)鍵是模型提取和建立。只要模型建立正確，仿真結(jié)果還是很可靠的（以前用250M信號(hào)驗(yàn)證過CADENCE和Hyperlynx的仿真結(jié)果，示波器觀察到的波形和仿真結(jié)果還是很一致的）。至于人們說的誤差確實(shí)也是存在的，比如PCB板阻抗由于材質(zhì)差異及厚度差異、溫度變化、信號(hào)頻率差異等可能存在20%左右的誤差。即使這些差異存在，但仿真結(jié)果仍然具有極高的參考意義，掌握一定的高頻應(yīng)用知識(shí)和材料知識(shí)可以幫我們更好的利用仿真結(jié)果做出最佳的決策。

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作者: lhtlhtl 時(shí)間: 2023-10-3 08:29
佩服，牛人啊

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