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標(biāo)題: verilog學(xué)習(xí)筆記一：阻塞賦值與非阻塞賦值 [打印本頁(yè)]

作者: lizi 時(shí)間: 2014-8-29 17:33
標(biāo)題: verilog學(xué)習(xí)筆記一：阻塞賦值與非阻塞賦值
1、使用條件：阻塞賦值與非阻塞賦值只用于過(guò)程賦值語(yǔ)句中，也就是用在always語(yǔ)句和initial語(yǔ)句中，在assign語(yǔ)句中一律用“=”，例如：assign cin = ain + bin，因?yàn)楸菊Z(yǔ)句為數(shù)據(jù)流描述方式。
2、賦值對(duì)象：
阻塞賦值與非阻塞賦值的賦值對(duì)象只能是變量型數(shù)據(jù)類(lèi)型，如reg， integer等，一般是reg型
3、區(qū)別
阻塞賦值語(yǔ)句：順序執(zhí)行，在下一條語(yǔ)句執(zhí)行之前，上一條語(yǔ)句必須執(zhí)行完畢。
非阻塞賦值語(yǔ)句：不會(huì)阻塞同一個(gè)快語(yǔ)句中的其他語(yǔ)句的執(zhí)行，即各種非阻塞語(yǔ)句同時(shí)執(zhí)行。
例如
例1、module test (i_clk, i_din, o_out1, o_out2);
input i_clk, i_din;
output reg o_out1, o_out2;
always @ (posedge i_clk)
begin
o_out1 = i_din; //語(yǔ)句1
o_out2 = o_out1; //語(yǔ)句2
end
endmodule
該例子中，先執(zhí)行語(yǔ)句1，當(dāng)語(yǔ)句1執(zhí)行完畢后，再來(lái)執(zhí)行語(yǔ)句2，故執(zhí)行完畢后
o_out1 = i_din
o_out2 = i_din
于是該電路的RTL圖為

例2module test (i_clk, i_din, o_out1, o_out2);
input i_clk, i_din;
output reg o_out1, o_out2;
always @ (posedge i_clk)
begin
o_out1 <= i_din; //語(yǔ)句1
o_out2 <= o_out1; //語(yǔ)句2
end
endmodule
該例子中，語(yǔ)句1和語(yǔ)句2同時(shí)執(zhí)行，故執(zhí)行完畢后
o_out1 = i_din
o_out2 = 前一時(shí)刻的 o_out1
故RTL圖為

4、常用規(guī)則
1)、當(dāng)描述時(shí)序邏輯時(shí)，用非阻塞語(yǔ)句，即“<=”；
2)、當(dāng)描述組合邏輯時(shí)，用阻塞語(yǔ)句，即“=”；
3)、當(dāng)在一個(gè)always模塊中，同時(shí)描述組合邏輯與時(shí)序邏輯時(shí)，用非阻塞語(yǔ)句，即“<=”；
4)、在同一個(gè)always模塊中，不要混合使用阻塞和非阻塞語(yǔ)句。

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