標題: FPGA至簡設計法經典案例3 [打印本頁]
作者: mdy-吳偉杰 時間: 2019-8-1 08:47
標題: FPGA至簡設計法經典案例3
至簡設計法經典案例3
案例3. 當收到en1=1時，dout產生3個時鐘周期的高電平脈沖；當收到en2==1時，dout產生2個周期的高電平脈沖。
上面波形圖顯示了描述的功能。第3個時鐘上升沿收到en1==1，所以dout變1并且持續(xù)3個時鐘周期；在第9個時鐘上升沿看到en2==1，所以dout變1并且持續(xù)2個時鐘周期。注意，en1==1和en2==1的出現(xiàn)是沒有順序的。
有讀者可能會問，如果en1==1和en2==1同時出現(xiàn)，或者說在dout==1期間，出現(xiàn)了en1==1或者en2==1，該怎么辦？請不要考慮這種情況，本案例假設永遠不會出現(xiàn)該情況。明德?lián)P在模塊劃分規(guī)范時，會要求各個模塊之間配合清楚。否則每個模塊都要處理所有情況，那就相當復雜了。
看到大于1的數字，就知道要計數。推薦的計數方式如下：
計數器cnt都是計算dout==1的個數。不要考慮使用2個計數器來分別計數en1和en2的情況，這是因為即使用了2個計數器，這2個計數器都不是同時在計數的，不同時計數就說明可以合并。
在確認計數器數多少個時，我們遇到了問題。因為這個計數器有時候數到3個就清零（en1==1觸發(fā)的波形），有時候數到2個就清零（en2==1觸發(fā)的波形）。此時，我們建議你用變量x代替，即數 到x個。注意，verilog是沒有變量的概念的，這個變量，是明德?lián)P提出的一個設計概念，x本質上還是一個信號。
引入變量有什么用呢？設計計數器時就方便了，該計數器加1條件是dout==1，數x個就結束，因此代碼如下：
甚至我們還可以寫出dout的代碼，dout變1的條件是：en1==1或者en2==1；變0的條件是：計數器數完了。所以代碼如下：
我們再設計一下變量x，我們知道計數器en1==1觸發(fā)的時候數3個就清零，en2==1觸發(fā)的時候數到2個就清零，為此增加一個信號flag_sel來區(qū)分這兩種情況，flag_sel==0表示是en1==1觸發(fā)的，flag_sel==1表示是en2==1觸發(fā)的，波形如下：
flag_sel變0的條件是遇到en1==1，flag_sel變1的條件是遇到en2==1，為此flag_sel的代碼如下。
有了flag_sel，我們就好區(qū)分x的值了。flag_sel為0時，x為3（數3個清零）；flag_sel為1時，x為2（數2個清零），此時要用組合邏輯設計x，不然會出錯的。代碼如下：
至此，本工程的主體程序已經設計完畢，本題，我們使用了變量x，這是明德?lián)P的至簡設計方法中的變量法。
將module的名稱定義為my_ex3。并且我們已經知道該模塊有5個信號：clk、rst_n、en1、en2和dout。為此，代碼如下：
其中clk、rst_n、en1和en2是輸入信號，dout是輸出信號，并且5個信號都是1比特的，根據這些信息，我們補充輸入輸出端口定義。代碼如下：
接下來定義信號類型。
cnt是用always產生的信號，因此類型為reg。cnt計數的最大值為2，需要用2根線表示，即位寬是2位。add_cnt和end_cnt都是用assign方式設計的，因此類型為wire。并且其值是0或者1，1個線表示即可。因此代碼如下：
dout是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
flag_sel是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：
x是用always方式設計的，因此類型為reg，并且其值最大為3，用2根線表示即可。因此代碼如下：
至此，整個代碼的設計工作已經完成。整體代碼如下：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 | module my_ex3( clk , rst_n , en1 , en2 , dout ); input clk ; input rst_n ; input en1 ; input en2 ; output dout ; reg [ 1:0] cnt ; wire add_cnt ; wire end_cnt ; reg dout ; reg flag_sel ; reg [ 1:0] x ; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt) cnt <= 0; else cnt <= cnt + 1; end end assign add_cnt = dout==1; assign end_cnt = add_cnt && cnt==x-1 ; always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin dout <= 0; end else if(en1==1 || en2==1)begin dout <= 1; end else if(end_cnt)begin dout <= 0; end end always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag_sel <= 0; end else if(en2==1)begin flag_sel <= 1; end else if(en1==1)begin flag_sel <= 0; end end always @(*)begin if(flag_sel==0) x = 3; else x = 2; end endmodule |
總結：設計時，我們不要受具體數字的影響，而是仔細識別信號的一致性動作，然后利用變量法來設計。這樣就能設計出精妙的代碼。
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作者: 51job_zhen 時間: 2019-8-19 11:38
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