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標題: 鎖存器，基本觸發器，異步觸發器，同步觸發器有什么區別聯系？ [打印本頁]

作者: 牛糞 時間: 2019-6-11 22:40
標題: 鎖存器，基本觸發器，異步觸發器，同步觸發器有什么區別聯系？
同學們，鎖存器與基本觸發器，異步觸發器，同步觸發器有什么區別聯系

作者: sadbkj 時間: 2019-6-11 22:40
這是數電的基本知識，基本觸發器不知道你說的具體指什么觸發器。但是從結構上說，單一功能的觸發器就可以認為是基本觸發器如R-S觸發器，J觸發器,D觸發器等等。你所說的同步和異步，是按照觸發方式分類的，也就是在組合的時候，觸發器是否是同時動作，或者先后動作的區別。要說聯系的話，只能說都是觸發器吧。鎖存器也是由觸發器構成的，觸發器是構成數字電路的最基本單元電路。同時由鎖存器和觸發器又可以構成寄存器之類的電路。解決這些問題一定要先清除概念，比如這些數電最基本的，要從原理上去理解，才能更深刻的記住知識點。

作者: yzwzfyz 時間: 2019-6-12 08:20
看原理圖理解會更深。

作者: 牛糞 時間: 2019-6-12 11:54
有什么包含于背包含的關系嗎

作者: lwh999995 時間: 2019-6-12 14:32
區別
1. 鎖存器，對電平敏感
2. 觸發器 , 對邊沿敏感

作者: HearingWings 時間: 2019-6-12 15:09
鎖存器是鎖住數據，什么時候鎖住數據呢，就是在輸入端沒有輸入的時候，這時，輸出端依然可以有輸出；觸發器是這么回事，就像一個開關，這個開關就是時鐘信號，時鐘信號是一下高電平一下低電平，循環，觸發器在時鐘為1的時候，也就是高電平時會將輸入端的數據送到輸出端。
異步觸發器由電平觸發，異步觸發器不含時鐘（CP），自然不受CP控制.
同步觸發器由時鐘結合電平觸發，一般在時鐘（CP）的上升沿時刻，若置位或復位電平有效，則觸發。
兩者符號也不同，異步觸發器沒有時鐘，而同步觸發器有時鐘。

作者: myt123456789 時間: 2019-6-12 15:43
鎖存器是一種脈沖電平敏感的存儲單元。最主要的特點是具有使能性的鎖存電平功能，即在使能信號有效時，可以鎖住輸出信號保持不變，而在使能信號失效時，輸出與輸入相同，等效于一個輸出緩沖器。觸發器又叫雙穩態觸發器，隨著輸入的變化，輸出會產生對應的變化。它通常是由至少兩個相同的門電路構成的具有反饋性質的組合邏輯電路。應用中為了使觸發過程容易控制，而做成由時鐘觸發控制的時序邏輯電路。常見的有SR觸發器，D觸發器，JK觸發器。觸發器通常有兩種狀態，保持態和轉化態，分別對應兩種輸入情況，在保持態下輸出會維持在當前狀態不改變，而在轉化態下輸出會按規律順序改變。

作者: 1008622 時間: 2019-6-12 18:29
鎖存器與觸發器的區別
鎖存器同其所有的輸入信號相關，當輸入信號變化時鎖存器就變化，沒有時鐘端；觸發器受時鐘控制，只有在時鐘觸發時才采樣當前的輸入，產生輸出。
鎖存器由電平觸發，非同步控制。在使能信號有效時鎖存器相當于通路，在使能信號無效時鎖存器保持輸出狀態。觸發器由時鐘沿觸發，同步控制。
鎖存器對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產生；觸發器則不易產生毛刺。

作者: zhengfudong 時間: 2019-6-12 21:18
鎖存器是一種對脈沖電平（也就是0或者1）敏感的存儲單元電路，而觸發器是一種對脈沖邊沿（即上升沿或者下降沿）敏感的存儲電路。
異步觸發器由電平觸發，異步觸發器不含時鐘（CP），自然不受CP控制
同步觸發器由時鐘結合電平觸發，一般在時鐘（CP）的上升沿時刻，若置位或復位電平有效，則觸發。
兩者符號也不同，異步觸發器沒有時鐘，而同步觸發器有時鐘。

作者: 么么牛 時間: 2019-6-13 09:45
鎖存器同其所有的輸入信號相關，當輸入信號變化時鎖存器就變化，沒有時鐘端；觸發器受時鐘控制，只有在時鐘觸發時才采樣當前的輸入，產生輸出。
鎖存器由電平觸發，非同步控制。在使能信號有效時鎖存器相當于通路，在使能信號無效時鎖存器保持輸出狀態。觸發器由時鐘沿觸發，同步控制。
鎖存器對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產生；觸發器則不易產生毛刺。

作者: wt88888888 時間: 2019-6-13 14:01
同步觸發是要等時鐘沿到達才執行，異步觸發是允許在時鐘沿外觸發的。

作者: TiredBird 時間: 2019-6-16 23:08
同步觸發器和異步觸發器都屬于基本觸發器的范疇，兩者的區別是它們是否公用一個時鐘，如果時鐘頻率相等就是同步觸發器，不相等就是異步觸發器。
鎖存器也是利用觸發器實現的，就是利用觸發器在電平變化時才會將數據送到輸出端，所以在電平沒有變化時就可以把數據暫時存儲起來了。

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