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標(biāo)題:
FPGA FSM MUX2部分代碼
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作者:
wly904145928
時(shí)間:
2018-4-30 09:28
標(biāo)題:
FPGA FSM MUX2部分代碼
需要的下載,要的加qq904145928
prj為工程文件存放目錄
rtl為verilog可綜合代碼
img為設(shè)計(jì)相關(guān)圖片存放目錄(主要為了方便后期寫(xiě)文檔)
doc為設(shè)計(jì)相關(guān)文檔存放目錄
testbench為對(duì)應(yīng)的testbench存放目錄
prj文件夾下的ip文件夾存放quartus ii中生成的ip核文件
0.jpg
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單片機(jī)源程序如下:
`timescale 1ns/1ns
`define clock_period 20
module Hello_tb;
reg Clk;
reg Rst_n;
reg [7:0]ASCII;
wire led;
Hello Hello0(
.Clk(Clk),
.Rst_n(Rst_n),
.data(ASCII),
.led(led)
);
initial Clk = 1;
always#(`clock_period/2)Clk = ~Clk;
initial begin
Rst_n = 0;
ASCII = 0;
#(`clock_period*200);
Rst_n = 1;
#(`clock_period*200 + 1);
forever begin
ASCII = "I";
#(`clock_period);
ASCII = "A";
#(`clock_period);
ASCII = "M";
#(`clock_period);
ASCII = "X";
#(`clock_period);
ASCII = "i";
#(`clock_period);
ASCII = "a";
#(`clock_period);
ASCII = "o";
#(`clock_period);
ASCII = "M";
#(`clock_period);
ASCII = "e";
#(`clock_period);
ASCII = "i";
#(`clock_period);
ASCII = "g";
#(`clock_period);
ASCII = "e";
#(`clock_period);
ASCII = "H";
#(`clock_period);
ASCII = "E";
#(`clock_period);
ASCII = "M";
#(`clock_period);
ASCII = "l";
#(`clock_period);
ASCII = "H";
#(`clock_period);
ASCII = "E";
#(`clock_period);
ASCII = "L";
#(`clock_period);
ASCII = "L";
#(`clock_period);
ASCII = "O";
#(`clock_period);
ASCII = "H";
#(`clock_period);
ASCII = "e";
#(`clock_period);
ASCII = "l";
……………………
…………限于本文篇幅 余下代碼請(qǐng)從51黑下載附件…………
復(fù)制代碼
所有資料51hei提供下載:
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