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標題: verilog語法問題 [打印本頁]

作者: 宮梓萱 時間: 2018-2-5 10:41
標題: verilog語法問題
我問個問題，我用25M的系統(tǒng)時鐘計時，每到1ms讓一個寄存器變量ms_clk翻轉一次，我能不能把這個ms_clk直接當時鐘信號用

比如always @（posedge ms_clk）

這樣使用后會不會對引入亞穩(wěn)態(tài)，或有什么隱患

作者: yzwzfyz 時間: 2018-2-5 18:22
放心用，除非你程序安排不合理。

作者: 出來逛逛 時間: 2018-2-8 08:54
單路信號（一位寄存器存儲的信號或外部輸入單路信號）應該都可以用上升沿或下降沿觸發(fā)

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