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標題: Verilog數據類型的定義可以在模塊外面嗎?比如wire,reg等 [打印本頁]

作者: 宮梓萱 時間: 2017-12-22 11:34
標題: Verilog數據類型的定義可以在模塊外面嗎?比如wire,reg等
verilog語句中，像數據類型的定義可以在模塊的任何地方（我說的在塊外面）嗎？比如wire,reg等。

module xxx(x,x,x);
always @(....) begin

end

reg xx; <------------------------------------------------------
wire xx;<------------------------------------------------------
always @(....) begin

end

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