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HDL？這是一個初學者最常見的問題。其實兩種語言的差別并不大，它們的描述能力也類似。掌握其中一種語言以后，可以通過短期的學習，較快的學會另外一種語言。選擇何種語言主要還是看周圍的人群的使用習慣，這樣便于日后的學習和交流。當然，如果是集成電路(ASIC)設計人員，則必須首先掌握 Verilog HDL,因為在IC設計領域，90%以上的公司都是采用Verilog HDL進行IC設計的。對于FPGA/CPLD設計者而言，兩種語言可以自由選擇。
學習HDL語言的時候有以下幾點提示
1．了解HDL的可綜合性問題。HDL有兩種用途：系統仿真和硬件實現。如果程序只用于仿真，那么幾乎所有的語法和編程方法都可以使用。但如果我們的程序是用于硬件實現，那么我們就必須保證程序的可綜合（程序的功能可以用硬件電路實現）。我們應該牢記一點：所有的HDL描述都可以用于仿真，但不是所有的 HDL描述都能用硬件實現。
2．用硬件電路設計的思想來編寫HDL。學好HDL的關鍵是充分理解HDL語句和硬件電路的關系。編寫HDL，就是在描述一個電路，不能用純軟件的設計思 路來編寫硬件描述語言。
3．語法掌握貴在精，不在多。30%的基本HDL語句就可以完成95%以上的電路設計，很多生僻的語句并不能被所有的綜合軟件所支持，程序移植或者更換平臺的時，容易產生兼容性問題，也不利于他人閱讀和修改。
4．HDL語言與原理圖輸入法的關系。HDL和傳統原理圖輸入法的關系就好比高級語言與匯編語言的關系。HDL語言可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好、效率高、比較直觀，但設計大規模CPLD/FPGA時顯得繁瑣，移植性差，在真正CPLD/FPGA設計中，通常建議采用原理 圖和HDL相結合的方法來設計。
1、Project 是由頭做到尾都自己來, 不用別人的 IP 那麼, 我想問題不大, 但如果你未來會開 ASIC 需要整合IP 供應商的 IP 那麼建議你用 Verilog!
2、以前的一個說法是：在國外學界VHDL比較流行，在產業界Verilog比較流行。
3、說技術上有多大優勢都是沒什么意義的，有些東西也不是技術決定的，大家都覺得VHDL沒前途，它就沒有前途了。
4、 VHDL太陳腐了。Verilog2001標準剛推出來沒兩年，明年又要推出verilog2005標準了，現在草案都是第三稿了。再看看VHDL，一點發展動靜都沒有，怎么能跟得上時代的要求啊，怎么能做得了系統級概念設計、集成、仿真和驗證啊
5、verilog適合算法級，rtl，邏輯級，門級，而vhdl適合特大型的系統級設計，，也就是在系統級抽象方面比verilog好
6、I know both languages equally well.When asked which one I prefer,I usually answer that I was asked the wrong question.The right question should be"Which one do I hate the least?"And the answer to that question is :"the one I'm not currently working with".
7、Verilog code 運行快，simulation performance 好，所以netlist都用verilog，VHDL package 比較好，但寫得費事...。
8、國內VHDL看到的更多一些，國外應該都是Verilog，你看看常見的這些EDA軟件對Verilog的支持程度就知道了，如Modelsim、Debussy、Synplify、LDV。
從我的實踐看，絕對是Verilog流行，當然，也可能是我孤陋寡聞了，
選擇哪個語言其實是跟你在哪個公司上班有關，公司用哪個你就得用哪個，如果你現在還沒有上班，那你要看看你要應聘哪個公司。
從電路設計上說，道理都是相通的，上手還是不成問題，不過從語言、語法的角度講，差異還是很大的，要發揮語言、代碼本身的全部功能、潛力，沒有一兩年的使用是不行的。
9、應該說隨著IC設計的發展，用Verilog的越來越多，VHDL越來越少，我感覺這絕對是一個趨勢。
其實語言本身是其次，重要的是你所在的團隊、公司用的是什么。
你可能誤解了，國內幾個大公司IC設計都是用的Verilog，如huawei、中興等。
10、Verilog就像C；
VHDL就像PASCAL；
11、VHDL比較嚴謹，Verilog比較自由，初學還是用VHDL比較好，初學用Verilog會比較容易出錯。
在國外，VHDL是本科課程，Verilog是研究生課程。
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2020-12-5 11:57 上傳
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